A surfing pipelined logic circuit has a timing system which provides a
timing signal sequentially to each of a plurality of logic blocks. The
logic blocks are connected in a series and may have a linear configuration
or a ring configuration. Each of the logic blocks has a latency which is
variable in response to the timing signal. When the timing signal is not
present, the latency is longer than a timing delay which occurs between
the timing system applying the timing signal to the logic block and the
timing signal applying the logic signal to a next one of the logic blocks.
When the timing signal is present, the latency is shorter than the timing
delay. The timing system may comprise a timing path carrying timing
signals. The timing path may have a number of nodes connected to control
inputs of corresponding ones of the logic blocks.
Un circuit logique canalisé surfant a un système de synchronisation qui fournit un signal de synchronisation séquentiellement à chacune d'une pluralité de blocs de logique. Les blocs de logique sont reliés d'une série et peuvent avoir une configuration linéaire ou une configuration d'anneau. Chacun des blocs de logique a une latence qui est variable en réponse au signal de synchronisation. Quand le signal de synchronisation n'est pas présent, la latence est plus longue qu'une synchronisation retardent qui se produit entre le système de synchronisation appliquant le signal de synchronisation au bloc de logique et le signal de synchronisation appliquant le signal de logique à prochain de la logique bloque. Quand le signal de synchronisation est présent, la latence est plus courte que la synchronisation retardent. Le système de synchronisation peut comporter les signaux de synchronisation portants de chemin de synchronisation. Le chemin de synchronisation peut avoir un certain nombre de noeuds reliés aux entrées de commande de ceux correspondants des blocs de logique.
