Embodiments of the present invention are disclosed in which one dimensional
image compression, such as for bi-level images, is implemented. An
integrated circuit includes digital logic circuitry and digital memories.
The digital logic circuitry and digital memories are coupled so as to
implement one dimensional compression of a bit stream to be applied to the
digital logic circuitry and digital memories without performing arithmetic
operations. One of the digital read only memories stores, for a plurality
of run lengths, a memory address for a make up code and a memory address
for a termination code for the respective run lengths.
Οι ενσωματώσεις της παρούσας εφεύρεσης αποκαλύπτονται στην οποία μια διαστατική συμπίεση εικόνας, όπως για τις σε δύο επίπεδα εικόνες, εφαρμόζεται. Ένα ολοκληρωμένο κύκλωμα περιλαμβάνει τα ψηφιακά στοιχεία κυκλώματος λογικής και τις ψηφιακές μνήμες. Τα ψηφιακά στοιχεία κυκλώματος λογικής και οι ψηφιακές μνήμες συνδέονται ώστε να εφαρμοστεί μια διαστατική συμπίεση ενός ρεύματος κομματιών που εφαρμόζεται στα ψηφιακά στοιχεία κυκλώματος λογικής και τις ψηφιακές μνήμες χωρίς εκτέλεση των αριθμητικών διαδικασιών. Μια από τις ψηφιακές μνήμες μόνο για ανάγνωση αποθηκεύει, για μια πολλαπλότητα των μηκών τρεξίματος, μια διεύθυνση μνήμης για έναν τύπο επάνω στον κώδικα και μια διεύθυνση μνήμης για έναν κώδικα λήξης για τα αντίστοιχα μήκη τρεξίματος.
