MOS devices with reduced fringing capacitance

   
   

An embodiment of the present invention includes a gate dielectric layer, a polysilicon layer, and a gate electrode. The gate dielectric layer is on a substrate. The substrate has a gate area, a source area, and a drain area. The polysilicon layer is on the gate dielectric layer at the gate area. The gate electrode is on the polysilicon layer and has arc-shaped sidewalls.

Una encarnación de la actual invención incluye una capa dieléctrica de la puerta, una capa del polysilicon, y un electrodo de puerta. La capa dieléctrica de la puerta está en un substrato. El substrato tiene un área de la puerta, un área de la fuente, y un área del dren. La capa del polysilicon está en la capa dieléctrica de la puerta en el área de la puerta. El electrodo de puerta está en la capa del polysilicon y arco-ha formado flancos.

 
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