An emulation system includes a clock generation logic for generating
multiple asynchronous clocks, where each generated clock's relative phase
relationship with respect to all other generated clocks is strictly
controlled to speed up the emulation logic evaluation. Unlike statically
designed emulator systems known in the prior art, the speed of the logic
evaluation in the emulator need not be slowed down to the worst possible
evaluation time since the clocking is generated internally in the emulator
and carefully controlled. The emulation system does not concern itself
with the absolute time duration of each clock, because only the phase
relationship among the multiple asynchronous clocks is important. By
retaining the phase relationship (and the initial values) among the
multiple asynchronous clocks, the speed of the logic evaluation in the
emulator can be increased. The RCC clock generation logic comprises a
clock generation scheduler and a set of clock generation slices, where
each clock generation slice generates a clock. The clock generation
scheduler compares each clock's next toggle point from the current time,
toggles the clock associated with the winning next toggle point,
determines the new current time, updates the next toggle point information
for all of the clock generation slices, and performs the comparison again
in the next evaluation cycle. In the update phase, the winning slice
updates its register with a new next toggle point, while the losing slices
merely updates their respective registers by adjusting for the new current
time.
Ein Emulation System schließt eine Takterzeugung Logik für das Erzeugen der mehrfachen asynchronen Taktgeber ein, in denen relatives Verhältnis Phase jedes erzeugten Taktgebers in Bezug auf alle weiteren erzeugten Taktgeber ausschließlich gesteuert wird, um die Emulation Logikauswertung zu beschleunigen. Anders als die statisch entworfenen Nacheiferersysteme, die in der vorherigen kunst bekannt sind, braucht die Geschwindigkeit der Logikauswertung im Nacheiferer, nicht zur schlechtesten möglichen Auswertung Zeit verlangsamt zu werden, da das Abstoppen innerlich im Nacheiferer erzeugt wird und sorgfältig gesteuert. Das Emulation System betrifft sich nicht mit der absoluten Zeitdauer jedes Taktgebers, weil nur das Phase Verhältnis unter den mehrfachen asynchronen Taktgebern wichtig ist. Durch das Behalten des Phase Verhältnisses (und der Ausgangswerte) unter den mehrfachen asynchronen Taktgebern, kann die Geschwindigkeit der Logikauswertung im Nacheiferer erhöht werden. Die RCC Takterzeugung Logik enthält einen Takterzeugung Scheduler und einen Satz von den Takterzeugung Scheiben, in denen jede Takterzeugung Scheibe einen Taktgeber erzeugt. Der Takterzeugung Scheduler vergleicht folgenden Toggle-Punkt jedes Taktgebers von der aktuellen Uhrzeit, schaltet den Taktgeber, der mit dem gewinnenden folgenden Toggle-Punkt verbunden ist um, stellt die neue aktuelle Uhrzeit fest, aktualisiert die folgenden Toggle-Punktinformationen für alle Takterzeugung Scheiben und holt den Vergleich im folgenden Auswertung Zyklus wieder. In der Updatephase aktualisiert die gewinnende Scheibe sein Register mit einem neuen folgenden Toggle-Punkt, während die Schlussen Scheiben bloß ihre jeweiligen Register aktualisiert, indem sie auf die neue aktuelle Uhrzeit einstellen.
