In one embodiment of the present invention, a memory controller is provided
that includes both a first processor and a second processor. If a memory
device controlled by the controller indicates to the controller that an
error condition exists in the device, either the first processor or the
second processor is selected to handle the error condition. If the first
processor is selected to handle the error condition, the first processor
handles the error condition according to one or more statically
preprogrammed error handling routines. Conversely, if the second processor
is selected to handle the error condition, the second processor handles
the error condition according to one or more dynamically programmable
error handling routines.
Dans un mode de réalisation de la présente invention, un contrôleur de mémoire est à condition que inclue un premier processeur et un deuxième processeur. Si un bloc de mémoires commandé par le contrôleur indique au contrôleur qu'une condition d'erreur existe dans le dispositif, le premier processeur ou le deuxième processeur est choisi manipuler la condition d'erreur. Si le premier processeur est choisi manipuler la condition d'erreur, le premier processeur manipule la condition d'erreur selon un ou plusieurs des routines de gestion d'erreur statiquement préprogrammées. Réciproquement, si le deuxième processeur est choisi manipuler la condition d'erreur, le deuxième processeur manipule la condition d'erreur selon une ou plusieurs routines de gestion d'erreur dynamiquement programmables.
