Architecture and corresponding methods share resources and synchronize
counters in high-speed network integrated circuits. The architecture has
at least one counter group comprising several registers, each with two
ports. One port receives networking events (e.g., receipt of an-error
packet, transmission of a good packet, etc.) via a tri-state bus. The
registers in each counter group use a shared hardware memory element,
which adds the events for each counter group. The second port is available
for asynchronous external read accesses via a second tri-state bus. The
architecture synchronizes read requests with events such that read
accesses occur during gaps in events. The registers are assigned to
several mutually exclusive counter groups such that no two registers in
the counter group increment in a basic clock cycle.
A arquitetura e os métodos correspondentes compartilham de recursos e sincronizam contadores em circuitos integrados da rede de alta velocidade. A arquitetura tem ao menos um grupo contrário compreender diversos registos, cada um com dois portos. Um porto recebe os eventos do networking (por exemplo, recibo do pacote do um-erro, transmissão de um pacote bom, etc..) através de uma barra-ônibus tri-state. Os registos em cada grupo contrário usam um elemento compartilhado da memória da ferragem, que adicione os eventos para cada grupo contrário. O segundo porto está disponível para acessos lidos externos assíncronos através de uma segunda barra-ônibus tri-state. A arquitetura sincroniza pedidos lidos com os eventos tais que os acessos lidos ocorrem durante aberturas nos eventos. Os registos são atribuídos a diversos mutuamente grupos contrários do exclusive tais que os registos do No. dois no grupo contrário incrementam em um ciclo de pulso de disparo básico.
