The present invention relates a circuit for generating a digital output
signal (56) locked to a phase of an input signal (24), comprising a
plurality of delay cells (42), a first register (31) containing a first
value, a phase detector (26) and a control logic (25), which is
characterized by comprising a plurality of flip-flop devices (37, . . . ,
38), wherein storing said first value, a second register (30) containing a
second value, a plurality of adder nodes (33) adapted to sum in each of
said delay cells (42) said second value with the content of said selected
flip-flop device (37, . . . , 38), being said delay cells (42) adapted to
provide said digital output signal (56), said phase detector (26),
receiving said input signal (24) and said digital output signal (56),
adapted to detect the phase difference (27) between said input signal and
said digital output signal (56), said control logic (25) adapted to
control said first and second value in function of said phase difference
(27). (FIG. 7)
La actual invención relaciona un circuito para generar una señal de salida digital (56) trabada con una fase de una señal de entrada (24), abarcando una pluralidad de retrasa las células (42), un primer registro (31) que contiene un primer valor, un detector de la fase (26) y una lógica de control (25), que es caracterizada abarcando una pluralidad de los dispositivos del flip-flop (37. . . , 38), en donde almacenaba el primer valor dicho, un segundo registro (30) que contenía un segundo valor, una pluralidad de nodos de la serpiente (33) se adaptó a la suma en cada uno de dicho retrasa valor dicho (42) de las células el segundo con el contenido del dispositivo seleccionado dicho del flip-flop (37. . . , 38), siendo dicho retrasa las células (42) adaptadas para proporcionar la señal de salida digital dicha (56), el detector dicho de la fase (26), recibiendo la señal de entrada dicha (24) y la señal de salida digital dicha (56), adaptada para detectar la diferencia de fase (27) entre la señal de entrada dicha y la señal de salida digital dicha (56), la lógica de control dicha (25) adaptada al control dicho primero y el segundo valor en la función de la diferencia de fase dicha (27). (FIG. 7)
