A microprocessor that selectively performs prefetch instructions based upon
an indication of future processor bus activity and cache line status. The
microprocessor includes a programmable threshold register for storing a
threshold value. The threshold value is such that if the depth of bus
requests queued in the bus interface unit of the microprocessor is greater
than the threshold value, this condition indicates a high likelihood of a
high level of bus activity in the near future, for example due to a
workload change. If a prefetch instruction cache line address misses in
the processor cache, then the line is not prefetched from external memory
unless the line may be supplied from one level of internal cache to a
lower level of internal cache. However, even in this case the line is not
transferred internally if the line status is shared.
Микропроцессор селективно выполняет инструкции prefetch основал на индикации будущего состояния деятельности при шины обработчика и линии тайника. Микропроцессор вклюает programmable регистр порога для хранить порогового значение. Порогового значение такое что если глубина запросов шины queued в блоке интерфеиса сюины микропроцессора greater than порогового значение, то это условие показывает высокое вероятие высокого уровня деятельности при шины в близком будующем, например должное к изменению workload. Если адрес линии тайника инструкции prefetch пропускает в тайнике обработчика, то линия не prefetched от внешней памяти если линия не смочь быть поставлена от одного уровня внутренне тайника к lower level внутренне тайника. Однако, даже in this case линия не перенесена внутренне если состояние линии поделено.
