Simulation vector generation from HDL descriptions for observability-enhanced statement coverage

   
   

A method of automatically generating vector sequences for an observability based coverage metric supports design validation. A design validation method for Register Transfer Level (RTL) circuits includes the generation of a tag list. Each tag in the tag list models an error at a location in HDL code at which a variable is assigned a value. Interacting linear and Boolean constraints are generated for the tag, and the set of constraints is solved using an HSAT solver to provide a vector that covers the tag. For each generated vector, tag simulation is performed to determine which others of the tags in the tag list are also covered by that vector. Vectors are generated until all tags have been covered, if possible within predetermined time constraints, thus automatically providing a set of vectors which will propagate errors in the HDL code to an observable output. Performance of the design validation method is enhanced through various heuristics involving path selection and tag magnitude maximization.

Un metodo automaticamente di generazione delle sequenze di vettore per un'osservabilità ha basato la convalida metrica di disegno di sostegni di riempimento. Un metodo di convalida di disegno per i circuiti del livello di trasferimento del registro (RTL) include la generazione di una lista della modifica. Ogni modifica nella lista della modifica modella un errore ad una posizione nel codice di HDL a cui ad una variabile è assegnata un valore. Interagendosi i vincoli lineari e booleani sono generati per la modifica e l'insieme dei vincoli è risolto usando un solver di HSAT per fornire un vettore che copre la modifica. Per ogni vettore generato, la simulazione della modifica è realizzata per determinare quale altre delle modifiche nella lista della modifica inoltre sono coperte da quel vettore. I vettori sono generati fino a coprire tutte le modifiche, se possibile all'interno dei vincoli predeterminati di tempo, così automaticamente fornendo un insieme dei vettori che propagheranno gli errori nel codice di HDL ad un'uscita osservabile. Le prestazioni del metodo di convalida di disegno sono aumentate con la varia euristica che coinvolge la selezione di percorso e la massimazione di grandezza della modifica.

 
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