In an emulation system, a method is provided to schedule evaluations of
state elements and memory elements receiving signals from multiple
asynchronous clock domains, such that causality and hold time requirements
are satisfied. In addition, a method is provided such that logic signals
responsive to multiple asynchronous clock domains are transported along
separate single domain path of substantially equal transit times. In one
implementation, the scheduling method computes departure times and ready
times for output and input terminals of logic modules, such as FPGAs.
In einem Emulation System wird eine Methode zu den Zeitplanauswertungen der Zustandelemente und der Gedächtniselemente zur Verfügung gestellt, die Signale von den mehrfachen asynchronen Taktgebergebieten, so empfangen, daß Kausalität und Haltezeitanforderungen gerecht geworden werden. Zusätzlich wird einer Methode so zur Verfügung gestellt, daß die Logiksignale, die mehrfachen asynchronen Taktgebergebieten entgegenkommend sind, entlang unterschiedlichen einzelnen Gebiet Weg der im wesentlichen gleichen Durchfahrtzeiten transportiert werden. In einer Implementierung berechnet die festlegenmethode Abfahrtszeiten und bereite Zeiten für Ausgang und Eingang Anschlüß der Logikmodule, wie FPGAs.
