A configuration for testing an integrated semiconductor memory having a
control I/O terminal and data I/O terminals, is described, and in which
case test signals are prescribed by a test unit. The configuration has a
circuit inserted into the signal path between the test unit and the
memory. The circuit contains a data writing device for receiving test data
from the test unit and for outputting the test data to the memory, a
control signal writing device for receiving test control signals of a
control channel of the test unit and for outputting the test control
signals to the memory, and a reading/coding device for receiving response
data signals and response control signals from the memory. The
reading/coding device codes the received response data signals with the
response control signals and outputs the coded response signals to the
test unit.
Uma configuração para testar uma memória de semicondutor integrada que tem um terminal do controle I/O e terminais dos dados I/O, é descrita, e em que sinais do teste do caso são prescritos por uma unidade do teste. A configuração tem um circuito introduzido no trajeto do sinal entre a unidade do teste e a memória. O circuito contem um dispositivo da escrita dos dados para receber dados de teste da unidade do teste e para outputting os dados de teste à memória, um dispositivo da escrita do sinal de controle para receber sinais de controle do teste de uma canaleta do controle da unidade do teste e para outputting os sinais de controle do teste à memória, e um dispositivo de reading/coding para receber sinais dos dados da resposta e sinais de controle da resposta da memória. Os códigos que de dispositivo de reading/coding os dados recebidos da resposta sinalizam com os sinais de controle da resposta e outputs os sinais de resposta codificados à unidade do teste.
