An error-correcting partial latch stage includes a first pass gate having
an input for receiving a data input signal, an output, and a control node
for receiving a control signal, a second pass gate having an input coupled
to the output of the first pass gate, an output for providing a data
output signal, and a control node for receiving the control signal, an
inverter having an input coupled to the output of the first pass gate and
an output; and a correcting inverter stage having a first input coupled to
the output of the inverter, and second and third inputs for receiving
voting signals from adjacent error-correcting latch stages, and an output
coupled to the output of the second pass gate. A full latch stage includes
three interconnected partial latch stages. The full latch stage has a high
degree of immunity from SEU events and from on-chip noise coupling.
Una fase parziale corretditrice d'errori del fermo include un primo cancello del passo che ha un input per la ricezione un segnale dell'immissione dei dati, un'uscita e del nodo di controllo per la ricezione del segnale di controllo, un secondo cancello del passo che ha un input accoppiato all'uscita del primo cancello del passo, ad un'uscita per fornire un segnale del emissione dei dati e ad un nodo di controllo per la ricezione del segnale di controllo, un invertitore che ha un input accoppiato all'uscita del primo cancello del passo e di un'uscita; e una fase correggente dell'invertitore che ha un primo input accoppiato all'uscita dell'invertitore ed in secondo luogo ed ai terzi input per la ricezione del voto segnala dalle fasi corretditrici d'errori adiacenti del fermo e da un'uscita accoppiata all'uscita del secondo cancello del passo. Una fase completa del fermo include tre ha collegato le fasi parziali del fermo. La fase completa del fermo ha un alto grado di immunità dagli eventi di SEU e dall'accoppiamento di rumore del su-circuito integrato.
