The invention provides a frequency locked loop and related method that
enables the conversion of a signal frequency with improved stability. X
frequency locked loop embodying the invention includes an input for
receiving an input signal and an output for outputting an output signal
having a different frequency than the input. A frequency detector is
configured to receive the first factored input from the primary channel
and the second factored input from the secondary channel, to calculate the
difference between the first factored input and the second factored input
and to produce an output based on the difference between the two factored
inputs. A voltage controlled oscillator is configured to receive the
output from the frequency detector and to produce an output signal. The
voltage controlled oscillator ultimately sets the output frequency based
on the output of frequency detector. Unlike conventional frequency locked
loops, the frequency detector receives the inputs from binary rate
multipliers, which operate independently of whether the input factors
require complex reduction; this is, independently of whether M and N are
large and relatively prime the circuit is not burdened with slow
correction, since the binary rate multipliers are not dependent on the
reducibility of the respective input factors. The invention provides a
circuit configuration that operates faster and better that any
conventional design and that has no inherent pole in the loop.
Furthermore, a circuit configured according to the invention operates
independent of whether M and N are relatively large irreducible numbers,
such as prime numbers.
L'invention fournit une boucle fermée à clef par fréquence et une méthode reliée qui permet la conversion d'une fréquence de signal avec la stabilité améliorée. La boucle X fermée à clef par fréquence incarnant l'invention inclut une entrée pour recevoir un signal d'entrée et un résultat pour produire un signal de sortie ayant une fréquence différente que l'entrée. Un détecteur de fréquence est configuré pour recevoir la première entrée factorisée du canal primaire et la deuxième entrée factorisée du canal secondaire, pour calculer la différence entre la première entrée factorisée et la deuxième entrée factorisée et pour produire un résultat basé sur la différence entre les deux entrées factorisées. Un oscillateur commandé par tension est configuré pour recevoir le rendement du détecteur de fréquence et pour produire un signal de sortie. L'oscillateur commandé par tension place finalement la fréquence de rendement basée sur le rendement du détecteur de fréquence. À la différence de la fréquence conventionnelle les boucles fermées à clef, le détecteur de fréquence reçoit les entrées des multiplicateurs binaires de taux, dont fonctionnez indépendamment si les facteurs d'entrée exigent la réduction complexe ; c'est, indépendamment de si M et N sont grands et amorcent relativement le circuit n'est pas chargé de la correction lente, puisque les multiplicateurs binaires de taux ne dépendent pas de la réductibilité des facteurs respectifs d'entrée. L'invention fournit une configuration de circuit qui actionne plus rapide et l'améliore que n'importe quelle conception conventionnelle et celle n'a aucun poteau inhérent dans la boucle. En outre, un circuit configuré selon l'invention actionne le indépendant de si M et N sont des nombres irréductibles relativement grands, tels que des nombres principaux.
