A DMA scheduling mechanism for transmission of fragmented buffers having a
processor for controlling several devices via a polled interface to
interleave DMA data transfers on different Input/Output (I/O) ports in an
efficient manner. The system handles transmission of network packets which
are reassembled from multiple memory buffers with different octet
alignments is provided. The hardware/software combination allows efficient
joining of packet fragments with differing octet alignments when the
underlying memory system is word based, and further allows insertion of
other data fields generated by a processor.
Un mécanisme d'établissement du programme de DMA pour la transmission des amortisseurs réduits en fragments ayant un processeur pour commander plusieurs dispositifs par l'intermédiaire d'une interface votée pour intercaler des transferts de données de DMA sur l'entrée-sortie différente (I/O) met en communication d'une façon efficace. Le système manipule la transmission des paquets de réseau qui sont rassemblés des amortisseurs multiples de mémoire avec l'octet différent que des alignements est fournis. La combinaison de hardware/software permet se joindre efficace des fragments de paquet avec des alignements différents d'octet quand le système fondamental de mémoire est mot basé, et permet plus loin l'insertion d'autres zones d'information produites par un processeur.
