In a cache memory control method and computer of the present invention, a
cache memory is connected to a main memory and divided into a plurality of
cache blocks, and a lock/unlock signal is supplied to the cache memory to
either set a replace-inhibition state of at least one of the cache blocks
in which replacing at least one of the cache blocks to the main memory is
inhibited, or reset the replace-inhibition state of at least one of the
cache clocks such that replacing at least one of the cache block to the
main memory is allowed. Either reading or writing of the main memory is
performed by using the remaining cache blocks of the cache memory, other
than the at least one of the cache blocks, such that, when the
replace-inhibition state is set by the lock/unlock signal, replacing the
at least one of the cache blocks to the main memory is inhibited during
the reading or writing of the main memory.
In un metodo di controllo di antememoria ed in un calcolatore di presente invenzione, un'antememoria è collegata ad una memoria centrale ed è divisa in una pluralità di blocchetti del nascondiglio e un segnale di lock/unlock è fornito all'antememoria ad uno ha regolato un'sostitu-inibizione dichiara almeno di uno dei blocchetti del nascondiglio in cui sostituire almeno uno dei blocchetti del nascondiglio alla memoria centrale è inibita, o ha ripristinato l'sostitu-inibizione dichiara almeno di uno degli orologi del nascondiglio tali che sostituire almeno uno del blocchetto del nascondiglio alla memoria centrale è permessa. La lettura o la scrittura della memoria centrale è effettuata usando i blocchetti restanti del nascondiglio dell'antememoria, tranne quella almeno dei blocchetti del nascondiglio, tale che, quando l'sostitu-inibizione dichiara è regolato dal segnale di lock/unlock, sostituire quello almeno dei blocchetti del nascondiglio alla memoria centrale è inibita durante la lettura o la scrittura della memoria centrale.
