An address translation logic and method for generating an instruction's
operand address. The address generation logic includes an address
generation circuit having adders that perform partial sum additions of the
instruction operand's base register value with a displacement value in the
instruction. The address generation logic also includes a carry prediction
history block associated with the instruction that provides predicted
carry-in values to the adders during the partial sum addition operation.
In a related embodiment, the carry prediction history block that, in an
advantageous embodiment, is appended to the instruction includes a
predicted row access select (RAS) carry-in value, a predicted column
access select (CAS) carry-in value and a confirmation flag that indicates
whether the previous carry-in predictions for the previous predicted RAS
and CAS carry-in values for the instruction were correct.
Een adres vertaallogica en een methode om het de operandadres van een instructie te produceren. De logica van de adresgeneratie omvat een kring die van de adresgeneratie optellers heeft die gedeeltelijke somtoevoegingen van de waarde van het de basisregister van de instructieoperand met een verplaatsingswaarde in de instructie uitvoeren. De logica van de adresgeneratie omvat ook draagt het blok van de voorspellingsgeschiedenis verbonden aan de instructie die voorspeld dragen-in waarden aan de optellers tijdens de gedeeltelijke verrichting van de somtoevoeging verstrekt. In een verwante belichaming, draag het blok van de voorspellingsgeschiedenis dat, in een voordelige belichaming, aan de instructie omvat een voorspelde rijtoegang uitgezocht (RAS) dragen-in waarde wordt toegevoegd, een voorspelde kolomtoegang uitgezocht (CAS) dragen-in waarde en een bevestigingsvlag die erop wijst of vorig dragen-in voorspellingen voor vorige voorspelde RAS en CAS dragen-in waarden voor de instructie correct was.
