A synchronous semiconductor memory device includes a memory cell array and
a command decoder. In the memory cell array, dynamic memory cells are
arranged in a matrix form. The command decoder decodes a plurality of
commands in synchronism with an external clock signal. The plurality of
commands are set by combinations of logical levels of a plurality of
control pins at input timing of a first command and at input timing of a
second command one cycle after the input timing of the first command. The
command decoder includes a first decode section which determines a read
operation, a second decode section which determines a write operation, and
a third decode section which determines an auto-refresh operation. Setting
of an auto-refresh command is determined only by a combination of the
logical levels of the plurality of control pins at the input timing of the
first command.
Un dispositivo sincrono di memoria a semiconduttore include un allineamento delle cellule di memoria e un decodificatore di ordine. Nell'allineamento delle cellule di memoria, le cellule di memoria dinamiche sono organizzate in una forma della tabella. Il decodificatore di ordine decodifica una pluralità di ordini nel sincronismo con un segnale esterno dell'orologio. La pluralità di ordini è regolata tramite le combinazioni dei livelli logici di una pluralità di perni di controllo alla sincronizzazione dell'input di un primo ordine ed alla sincronizzazione dell'input di un secondo ciclo di ordine uno dopo la sincronizzazione dell'input del primo ordine. Il decodificatore di ordine include un primo decodifica la sezione che determina un'operazione di lettura, un secondo decodifica la sezione che determina un funzionamento di scrittura e un terzo decodifica la sezione che determina un funzionamento di automobile-rinfresc. La regolazione di un ordine di automobile-rinfresc è determinata soltanto tramite una combinazione dei livelli logici della pluralità di perni di controllo alla sincronizzazione dell'input del primo ordine.
