According to a preferred embodiment of the present invention, a stress-reducing region formed on a wafer allows standard bulk CMOS (non-SOI) devices and SOI devices to be reliably fabricated on the same wafer. The high-stress interface that typically exists between the SOI device regions and the non-SOI device regions is transferred to a region where the high-stress will be reduced and relaxed. Typically, this means that the high-stress interface will be fabricated so as to lie over a region of the wafer similar to Shallow Trench Isolation (STI) regions. In addition, by using another preferred embodiment of the present invention, a coplanar wafer surface can be maintained for a wafer which includes both bulk CMOS devices and SOI devices. This is accomplished by etching the silicon wafer in the SOI device regions prior to the oxygen implantation so that the surface of the area between the stress interface regions is lower than the overall surface of the remainder of the wafer. Then, when the SiO.sub.2 region is formed for the SOI devices, the expansion of the SOI region will bring the surface of the SOI device area up to the overall surface of the wafer. A short Chemical Mechanical Polish (CMP) step may also be included to ensure uniformity of the wafer's surface.

Volgens een aangewezen belichaming van de onderhavige uitvinding, laat een spanning-verminderend gebied dat op een wafeltje wordt gevormd standaard bulkcmos (niet-soi) apparaten en apparaten SOI toe om betrouwbaar op het zelfde wafeltje worden vervaardigd. De hoog-spanningsinterface die typisch tussen de SOI apparatengebieden en de niet-soi apparatengebieden bestaat wordt overgebracht naar een gebied waar de hoog-spanning zal worden verminderd en worden ontspannen. Typisch, betekent dit dat de hoog-spanningsinterface zal worden vervaardigd om over een gebied van het wafeltje te liggen gelijkend op de Ondiepe gebieden van de Geul van de Isolatie (STI). Bovendien door een andere aangewezen belichaming van de onderhavige uitvinding te gebruiken, kan een coplanaire wafeltjeoppervlakte voor een wafeltje worden gehandhaafd dat zowel bulkcmos apparaten als apparaten SOI omvat. Dit wordt verwezenlijkt door het siliciumwafeltje in de SOI apparatengebieden voorafgaand aan de zuurstofinplanting te etsen zodat de oppervlakte van het gebied tussen de gebieden van de spanningsinterface lager is dan de algemene oppervlakte van de rest van het wafeltje. Dan, wanneer het gebied SiO.sub.2 voor de apparaten SOI wordt gevormd, zal de uitbreiding van het gebied SOI de oppervlakte van het SOI apparatengebied tot de algemene oppervlakte van het wafeltje brengen. Een korte Chemische Mechanische Poolse stap (van CMP) kan ook worden omvat om uniformiteit van de oppervlakte van het wafeltje te verzekeren.