A system and method are described for separating the bulk connections for FETs on a semiconductor wafer from the supply rails, testing the wafer to determine if a shift in the threshold voltage, V.sub.T, of certain devices within the wafer, as defined by the bulk-wells, can remove an AC defect in the IC circuit, and tailoring the voltage or voltages applied to the bulk nodes, post-manufacture, such that the integrated circuit meets its performance targets or is sorted to a more valuable performance level. The method requires generating a gate level netlist of the IC's circuitry and performing timing calculations on these circuit netlists using static timing analyses, functional delay simulations, circuit activity analyses, and functional performance testing. The failures are then correlated to respective IC circuits, worst case slack circuits are investigated, and proposed changes to the threshold voltages are employed in the hardware.

Ένα σύστημα και μια μέθοδος περιγράφονται για το χωρισμό των μαζικών συνδέσεων για FETs σε μια γκοφρέτα ημιαγωγών από τις ράγες ανεφοδιασμού, που εξετάζουν την γκοφρέτα για να καθορίσουν εάν μια μετατόπιση στην τάση κατώτατων ορίων, V.sub.T, ορισμένων συσκευών μέσα στην γκοφρέτα, όπως καθορίζεται από τα μαζικός-φρεάτια, μπορεί να αφαιρέσει μια ατέλεια εναλλασσόμενου ρεύματος στο κύκλωμα ολοκληρωμένου κυκλώματος, και που προσαρμόζουν την τάση ή τις τάσεις που εφαρμόζεται στους μαζικούς κόμβους, μετα-κατασκευή, έτσι ώστε το ολοκληρωμένο κύκλωμα εκπληρώνει τους στόχους απόδοσής του ή ταξινομείται σε ένα πολυτιμότερο επίπεδο απόδοσης. Η μέθοδος απαιτεί ένα netlist επιπέδων πυλών των στοιχείων κυκλώματος του ολοκληρωμένου κυκλώματος και τους υπολογισμούς συγχρονισμού σε αυτά τα netlists κυκλωμάτων χρησιμοποιώντας τις στατικές αναλύσεις συγχρονισμού, τις λειτουργικές προσομοιώσεις καθυστέρησης, τις αναλύσεις δραστηριότητας κυκλωμάτων, και τη λειτουργική δοκιμή απόδοσης. Οι αποτυχίες συσχετίζονται έπειτα στα αντίστοιχα κυκλώματα ολοκληρωμένου κυκλώματος, τα χειρότερα νωθρά κυκλώματα περίπτωσης ερευνώνται, και οι προτεινόμενες αλλαγές στις τάσεις κατώτατων ορίων υιοθετούνται στο υλικό.

 
Web www.patentalert.com

< Diagnosis of RAMS using functional patterns

< Method and apparatus for high integrity hardware memory compression

> Methods and systems of using result buffers in parity operations

> Computer program product and method for partial paging and eviction of microprocessor instructions in an embedded computer

~ 00052