Adjacent signal lines within the critical path of logic within an integrated circuit are checked for capacitive coupling induced signal delay variations resulting from concurrent signal transitions. When found, signal transition overlap is eliminated by delaying the clock edge (rising or falling) triggering the signal driving logic, without necessarily delaying the other clock edge. A delay circuit is incorporated into clock stages for the signal driving logic, and may be selectively actuated to delay the clock edge to particular signal driving logic circuits. Selection of signal lines in which signal transitions are to be delayed may be performed after manufacture of the integrated circuit, and iterative determinations may be required since signal adjustment may create new critical paths within the integrated circuit logic. Once the final signal adjustment configuration is determined, that configuration may be stored as a vector within a memory in the integrated circuit and read during power-up into a scan chain controlling the individual delay circuits.

Las líneas de señales adyacentes dentro de la trayectoria crítica de la lógica dentro de un circuito integrado se comprueban para saber si hay la señal inducida del acoplador capacitivo retrasan variaciones resultando de transiciones de señal concurrentes. Cuando está encontrado, el traslapo de la transición de señal es eliminado por delaying el borde de reloj (que se levanta o que cae) que acciona la señal que conduce lógica, sin necesariamente delaying el otro borde de reloj. Retrasa el circuito se incorpora en las etapas del reloj para la señal que conduce lógica, y puede ser actuado selectivamente a retrasa el borde de reloj a la señal particular que conduce los circuitos de lógica. La selección de las líneas de señales en las cuales las transiciones de señal deben ser retrasadas se puede realizar después de la fabricación del circuito integrado, y de determinaciones iterativas puede ser requerida puesto que el ajuste de la señal puede crear las trayectorias críticas nuevas dentro de la lógica de circuito integrado. Una vez que se determine la configuración final del ajuste de la señal, esa configuración se puede almacenar como vector dentro de una memoria en el circuito integrado y leer durante ciclo inicial en una cadena de la exploración que controla al individuo retrasa los circuitos.