The present invention relates to an amplifier having a fan-out which varies according to the time spent between an edge of a propagation signal and an edge of a logic input signal, the amplifier including several identical blocks, each block having an output stage connected between a data input and a data output, the data input and output being respectively connected to the data inputs and outputs of the other blocks; a delay element, the delay elements of all blocks being connected in series, the delay element of the first block receiving the synchronization signal; an edge detector, the input of which is connected to the input of the output stage; and means for inhibiting the propagation of the synchronization signal through the delay element when the signal generated by the edge detector of the preceding block is active and for activating the output stage and the edge detector when the signal generated by the delay element of the preceding block is active.

La présente invention concerne un amplificateur ayant une sortance qui change selon le temps passé entre un bord d'un signal de propagation et un bord d'un signal d'entrée de logique, l'amplificateur comprenant plusieurs blocs identiques, chaque bloc ayant une étape de rendement reliée entre une entrée de données et un résultat de données, l'entrée de données et le rendement étant respectivement reliés aux entrées de données et aux sorties de l'autre bloque ; un élément de retarder, les éléments de retarder de tous les blocs étant reliés en série, l'élément de retarder du premier bloc recevant le signal de synchronisation ; un détecteur de bord, dont l'entrée est reliée à l'entrée de l'étape de rendement ; et moyens d'empêcher la propagation du signal de synchronisation par l'élément de retarder quand le signal produit par le détecteur de bord du bloc précédent est en activité et d'activer l'étape de rendement et le détecteur de bord quand le signal produit par l'élément de retarder du bloc précédent est en activité.

 
Web www.patentalert.com

< Method and apparatus for transferring test data from a memory array

< Semiconductor integrated circuit device

> Method and apparatus for estimating elmore delays within circuit designs

> Method and apparatus for producing multiple clock signals having controlled duty cycles by controlling clock multiplier delay elements

~ 00064