A system for designing and implementing digital integrated circuits utilizing a set of synchronized sequencers that permit quick and efficient parallel processing of system level designs. The system and method converts digital schematics and hardware description language (HDL) based designs into a set of logic equations and single bit arithmetic-logic operations executed by a set of parallel operating sequencers. The system includes software for converting netlists and HDL designs into Boolean logic equations, and a compiler for distributing these logic equations between multiple sequencers. Each sequencer is comprised of a logic processor and the associated program memory for storing the executable code of the assigned Boolean logic equations and data memory for storing the results of processing of logic equations. To synchronize execution of logic equations by multiple sequencers, all program memories are addressed by one common address register. The processing of logic equations is arranged in such a manner that their outputs can be read by synchronized read instructions in the interconnected sequencers, eliminating any need for control signals.

Een systeem om en digitale geïntegreerde schakelingen te ontwerpen uit te voeren die een reeks gesynchroniseerde sequencers gebruiken die snelle en efficiënte parallelle verwerking van de ontwerpen van het systeemniveau toelaten. Het systeem en de methode zetten digitale schema's en de taal (HDL) gebaseerde ontwerpen van de hardwarebeschrijving in een reeks logicavergelijkingen en enige verrichtingen van de beetje rekenkundig-logica die door een reeks parallelle werkende sequencers worden uitgevoerd om. Het systeem omvat software voor het omzetten van netlists en ontwerpen HDL in de logicavergelijkingen Van Boole, en een compiler voor het verdelen van deze logicavergelijkingen tussen veelvoudige sequencers. Elke sequencer wordt samengesteld van een logicabewerker en het bijbehorende programmageheugen voor het opslaan van de uitvoerbare code van het toegewezen van logicavergelijkingen en gegevens geheugen Van Boole voor het opslaan van de resultaten van verwerking van logicavergelijkingen. Om uitvoering van logicavergelijkingen door veelvoudige sequencers te synchroniseren, wordt alle programmageheugen gericht door één gemeenschappelijk adresregister. De verwerking van logicavergelijkingen wordt geschikt zodanig dat hun output door gesynchroniseerde gelezen instructies die in de onderling verbonden sequencers kan worden gelezen, om het even welke behoefte aan controlesignalen elimineren.