A minimal level sensitive timing abstraction model supports multiple levels of hierarchy, is input stimulus independent, can be input into general static timing analysis (STA) tools, and limits timing analysis to the most critical paths, i.e., the most critical arrival at any given port, leading to significant reduction of the number of internal clock-controlled nodes, which in turn results in significant speed-up of STA runs on large circuits and reduced memory and storage space requirements. Further speed-up of STA runs may be achieved by tracing only the most relevant transparent paths to a given output port, which reduces the number of paths fed to the adjacent blocks. The timing abstraction model may also simplify the output from the timing analysis and may shorten designer's time to analyze STA results.

Минимальная ровная чувствительная модель абстракции времени поддерживает множественные уровни иерархии, будет input стимул независимо, можно input в вообще статические инструменты анализа времени (STA), и пределы приурочивая анализ к критическим путям, т.е., критически прибытие на любом, котор дали порте, водя к значительно уменьшению числа внутренне час-clock-controlled узлов, который в свою очередь приводит к в значительно speed up бегов STA на больших цепях и уменьшенных требованиях к памяти и складскя помещение. Более добавочно speed up бегов STA смогите быть достигано путем трассировать только самые уместные прозрачные курсы к, котор дали порту выввода, который уменьшает число поданных курсов к смежным блокам. Модель абстракции времени может также упростить выход от анализа времени и может сократить время конструктора проанализировать результаты STA.

 
Web www.patentalert.com

< Minimal level sensitive timing abstraction model capable of being used in general static timing analysis tools

< Minimal level sensitive timing abstraction model capable of being used in general static timing analysis tools

> Method and system for finding static NAND and NOR gates within a circuit and identifying the constituent FETs each gate

> Scan structure for CMOS storage elements

~ 00080