A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path (308) receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a gate control circuit (312). The gate control circuit (312) provides either a first logic value, a second logic value, or an intermediate logic value to an open drain output driver (314) depending upon the test result data values (PASS and DATA_TST). In response to the logic values received from the gate control circuit (312), the open drain output driver (314) drives a data output (DQ) to a first, second or intermediate logic level.

Показано приспособление памяти полупроводника (300) имея параллельную цепь испытания. Курс проверок данных (308) получает параллельные значения линии I/O (I/O0-I/O7), и производит therefrom значения данным по результата испытаний (ПРОПУСК и DATA_TST). Значения данным по результата испытаний (ПРОПУСК и DATA_TST) соединены к цепи управлением строба (312). Цепь управлением строба (312) снабубежит или первое значение логики, второе значение логики, или промежуточное значение логики открытый водитель выхода стока (314) завися на значениях данным по результата испытаний (ПРОПУСК и DATA_TST). In response to значения логики полученные от цепи управлением строба (312), открытый водитель выхода стока (314) управляет выходом данных (DQ) к первому, второму или промежуточному уровню логики.