The present invention provides a processor capable of operating in high reliability and high performance modes in response to mode switch events. Execution resources of the processor are organized into multiple execution clusters. An issue unit provides different instructions to the execution clusters in high performance mode. The issue unit provides the same instructions to the execution clusters in high reliability mode and results generated by the different execution clusters are compared to detect soft errors. The processor may be switched between the high reliability and high performance mode under software control or in response to the detection of certain conditions, such as the execution of certain types of process threads. These include process threads from the operating system kernel, process threads comprising uncacheable instructions, and machine check process threads.

De onderhavige uitvinding verstrekt een bewerker geschikt om op hoge betrouwbaarheid en hoge prestatieswijzen in antwoord op de gebeurtenissen van de wijzeschakelaar te werken. De middelen van de uitvoering van de bewerker worden georganiseerd in veelvoudige uitvoeringsclusters. Een kwestieeenheid verstrekt verschillende instructies aan de uitvoeringsclusters op hoge prestatieswijze. De kwestieeenheid verstrekt de zelfde instructies aan de uitvoeringsclusters op hoge betrouwbaarheidswijze en de resultaten die door de verschillende uitvoeringsclusters worden geproduceerd worden vergeleken om zachte fouten te ontdekken. De bewerker kan tussen de hoge betrouwbaarheid en de hoge prestatieswijze onder softwarecontrole of in antwoord op de opsporing van bepaalde voorwaarden, zoals de uitvoering van bepaalde types van procesdraden worden geschakeld. Deze omvatten procesdraden van de werkend systeempit, procesdraden bestaand uit uncacheable instructies, en het procesdraden van de machinecontrole.

 
Web www.patentalert.com

< Current controlled multi-state parallel test for semiconductor device

< Interchangeable FPGA-gate array

> Method for deadlock-free configuration of dataflow processors and modules with a two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)

> Semiconductor apparatus including bypass capacitor having structure for making automatic design easy, and semiconductor apparatus layout method

~ 00089