A data bus architecture for integrated circuit embedded dynamic random access memory having a large aspect ratio serves to reduce power requirements in the data path through the use of multiple metal layers to reduce capacitance on the data busses. The memory is divided into multiple sections with data bussing in those sections routed in one metal, or conductive, layer. A different metal layer is used to route global data across these sections to a data register located on one edge of the memory. These global data lines are double data rate and single-ended which increases the physical spacing of these lines thereby reducing capacitance and power requirements. Each of the global data lines are routed to only one of the memory sections. This results in the average length of these lines being less than the length of the entire memory, which reduces the capacitance of the lines.

Une architecture de bus de données pour le circuit intégré a inclus la mémoire à accès sélective dynamique ayant de grands services d'un allongement pour réduire l'alimentation électrique dans la circulation de données par l'utilisation des couches multiples en métal de réduire la capacité sur les bus de données. La mémoire est divisée en sections multiples avec des données transportant dans ces sections conduites en un métal, ou conductrices, couche. Une couche différente en métal est employée pour conduire des données globales à travers ces sections à un registre de données situé sur un bord de la mémoire. Ces lignes de données globales sont le doubles débit et assymétriques qui augmente l'espacement physique de ces lignes réduisant de ce fait l'alimentation de capacité et électrique. Chacune des lignes de données globales est conduite seulement à une des sections de mémoire. Ceci a comme conséquence la longueur moyenne de ces lignes étant moins que la longueur de la mémoire entière, qui réduit la capacité des lignes.