A method for designing a synchronous digital circuit that exploits clock skew so as to reduce EMI and IR-drop. The circuit has a plurality of storage elements connected to combinational logic blocks, each of the storage elements being driven by a clock signal distributed from a clock device; and the method involves substantially maximizing the clock skew in the circuit subject to one or more constraints on the design of the circuit.

Eine Methode für das Entwerfen einer synchronen Digitalschaltung, die Taktgeberschieflaufen ausnutzt, um EMS und IR-Tropfen zu verringern. Der Stromkreis hat eine Mehrzahl der Speicherelemente, die an Kombinatorikblöcke, jede der Speicherelemente angeschlossen werden, die durch ein Taktgebersignal gefahren werden, das von einer Taktgebervorrichtung verteilt wird; und die Methode bezieht, das mit ein Taktgeberschieflaufen in den Stromkreis abhängig von einer oder mehr Begrenzungen auf dem Design des Stromkreises im wesentlichen zu maximieren.