A method of manufacturing a vertical DRAM device (10) having isolation trenches (38) with a controlled height. A support liner (54) is disposed over support regions (18) of a wafer. A first insulating layer is disposed over the wafer, and the first insulating layer is removed from a top surface of the wafer, leaving a portion (52) of the first insulating layer disposed over at least the array region (16). The isolation trenches (38) may be recessed below a top surface of the wafer pad nitride (14), so that portions of the first insulating layer (52) are left remaining over the support liner (54) over the support region isolation trenches (38).

Метод изготовлять по вертикали приспособление DRAM (10) имея шанцы изоляции (38) с controlled высотой. Вкладыш поддержки (54) размещан над зонами поддержки (18) из вафли. Первый изолируя слой размещан над вафлей, и первый изолируя слой извлекается от верхней поверхности вафли, выходя часть (52) первого изолируя слоя размещанного над по крайней мере зоной блока (16). Шанцы изоляции (38) могут быть утоплены под верхней поверхностью нитрида пусковой площадки вафли (14), так, что части первого изолируя слоя (52) будут оставлены остающимся над вкладышем поддержки (54) над шанцами изоляции зоны поддержки (38).

 
Web www.patentalert.com

< Reed-Solomon decoder

< Self-aligned STI process using nitride hard mask

> Process for selectively sealing ferroelectric capacitive elements incorporated in semiconductor integrated non-volatile memory cells

> Semiconductor memory device and various systems mounting them

~ 00092