A memory controller is provided that has an access priority arbiter having a memory address bus and a memory data bus for connection with one or more memories and a plurality of requester buses, each for connection to a memory requester. It also has a RAM controller for connection with a RAM connected to the memory data and address buses and/or a ROM controller for connection with a ROM connected to the memory data and address buses. Each such RAM controller and/or ROM controller are connected to the access priority arbiter with one or more control lines. The access priority arbiter receives access requests on one or more of the requester buses and grants access to the memory address and data bus to one requester bus at any one time based on logic internal to the access priority arbiter.

Een geheugencontrolemechanisme wordt verstrekt dat een toegangs prioritaire leidende figuur heeft die een bus van het geheugenadres en een bus van geheugengegevens voor verbinding met één of meerdere geheugen en een meerderheid van aanvragersbussen, elk voor verbinding aan een geheugenaanvrager heeft. Het heeft ook een controlemechanisme van de RAM voor verbinding met een RAM die met de van het geheugengegevens en adres bussen wordt verbonden en/of een controlemechanisme van ROM voor verbinding met een ROM die met de van het geheugengegevens en adres bussen wordt verbonden. Elk dergelijk het controlemechanisme van de RAM en/of van ROM controlemechanisme wordt aangesloten aan de toegangs prioritaire leidende figuur met één of meerdere controlelijnen. De toegangs prioritaire leidende figuur ontvangt toegangsverzoeken op één of meer van de aanvragersbussen en verleent toegang tot de geheugentoespraak en de gegevensbus aan één aanvragersbus op een gegeven moment die op logica intern aan de toegangs prioritaire leidende figuur wordt gebaseerd.