A circuit for aligning the phase of a parallel data signal to a clock
signal. The circuit includes a parallel data terminal for receiving a
parallel data signal formed by multiple word bits, a clock terminal for
receiving a clock signal, and a data ready terminal for receiving a data
ready signal which has a logic state transition aligned with a first
information bit of the parallel data signal. A plurality of data signal
delay and sampling circuits connected to the clock terminal and the
parallel data terminal provide time-slice bit samples of each information
bit of the parallel data signal. A comparator and decision circuit coupled
to the clock terminal and at least one of the data signal delay and
sampling circuits compares and selects one of the plurality of time-slice
bit samples which is phase aligned with the clock signal. A multiplexer
circuit coupled to each data signal delay and sampling circuit and to the
comparator and decision circuit outputs the selected time-slice bit sample
of each word bit of the parallel data signal as the phase-aligned parallel
data signal. A first-bit intialization circuit connected to the clock
terminal and the data ready terminal and coupled to the multiplexer causes
the time-slice bit samples corresponding in time to the logic state
transition of the data ready signal to be outputted as a first one or more
information bits of the phase-aligned data signal before the comparator
and decision circuit operates to compare and select one of the plurality
of time-slice bit samples.
Ein Stromkreis für das Ausrichten der Phase paralleler Daten signalisieren zu einem Taktgebersignal. Der Stromkreis schließt einen parallelen Datenanschluß für das Empfangen eines parallelen Datensignals ein, das durch mehrfache Wortspitzen gebildet wird, einen Taktgeberanschluß für das Empfangen eines Taktgebersignals und einen bereiten Anschluß der Daten für das Empfangen eines bereiten Signals der Daten, das einen Logikzustandübergang hat, der mit ersten Informationen ausgerichtet ist, die vom parallelen Datensignal gebissen werden. Eine Mehrzahl des Datensignals verzögert und die Musterstückstromkreise, die an den Taktgeberanschluß und den parallelen Datenanschluß angeschlossen werden, liefern die Zeit-Scheibe Spitze Proben jeder Informationen gebissen vom parallelen Datensignal. Ein Komparator und eine Entscheidungsschaltung, die bis den Taktgeberanschluß und den mindestens des Datensignals verbunden wird, verzögert und Musterstückstromkreise vergleicht und wählt ein der Mehrzahl der Zeit-Scheibe Spitze Proben vor, die die Phase ist, die mit dem Taktgebersignal ausgerichtet ist. Ein Mehrfachkopplerstromkreis, der zu jedem Datensignal verbunden wird, verzögert und Musterstückstromkreis und zum Komparator und zur Entscheidungsschaltung gibt die vorgewählte Zeit-Scheibe Spitze Probe jeder Wortspitze des parallelen Datensignals aus, während die Phase-ausgerichteten parallelen Daten signalisieren. Ein Erstspitze intialization Stromkreis, der an den Terminal Taktgeber angeschlossen werden und die Daten bereiten Terminal vor und verbunden zu den Mehrfachkopplerursachen outputted die Zeit-Scheibe Spitze Proben, die in der Zeit dem Logikzustandübergang des bereiten Signals der Daten zu sein entsprechen, als ein erstes ein oder mehr Informationen Bits der Phase-ausgerichteten Daten signalisieren vor dem Komparator und Entscheidungsschaltung funktioniert, um ein der Mehrzahl der Zeit-Scheibe Spitze Proben zu vergleichen und vorzuwählen.
