Process and device for evaluating a CMOS logical cell

   
   

The process includes modeling the cell and a phase for determining internal potentials of the cell based on operational simulation of the modeled cell utilizing a periodic binary stimulation signal. The floating substrate of each transistor of the cell, at predetermined successive instants of injection, is injected with a charge proportional to the variation of the internal potential of this transistor. A variation is determined during a predetermined time interval of the stimulation signal preceding the current instant of injection and exempt from injection, to accelerate the charge or the discharge of the floating substrate of the transistor.

Het proces omvat de modellering van de cel en een fase voor het bepalen van intern potentieel van de cel die op operationele simulatie van de gemodelleerde cel wordt gebaseerd die een periodiek binair stimulatiesignaal gebruikt. Het drijvende substraat van elke transistor van de cel, bij vooraf bepaalde opeenvolgende momenten van injectie, wordt ingespoten met een last evenredig aan de variatie van het interne potentieel van deze transistor. Een variatie wordt bepaald tijdens een vooraf bepaald tijdinterval van het stimulatiesignaal dat het huidige moment van injectie voorafgaat en vrijgesteld van injectie, om de last of de lossing van het drijvende substraat van de transistor te versnellen.

 
Web www.patentalert.com

< Slotted electrode electro-optic modulator

< Wireless IC interconnection method and system

> Method and device for testing a memory circuit

> Bi-directional floating gate nonvolatile memory

~ 00125