A latch circuit and method of operation improves the performance of an
integrated circuit memory by adding an extra latch into the write data
path. The added latch is programmable such that it either is disabled
(allowing the transparent flow of data), or enabled (data flow is
inhibited by extra clock). In areas of the chip where the address/control
information is fast, but the data is slow, the latch is disabled to allow
the data to flow as fast as possible. In areas of the chip where the
address/control information is slow, but the data is fast, the latch is
enabled such that data cannot flow freely and must be gated by clock
information.
Um circuito da trava e um método de operação melhoram o desempenho de uma memória do circuito integrado adicionando uma trava extra no trajeto de dados da escrita. A trava adicionada é programável tais que é disabled (permitindo o fluxo transparente dos dados), ou permitido (os fluxo de dados são inibidos pelo pulso de disparo extra). Nas áreas da microplaqueta onde a informação de address/control é rápida, mas os dados são lentos, a trava é incapacitada para permitir que os dados fluam tão rapidamente como possível. Nas áreas da microplaqueta onde a informação de address/control é lenta, mas os dados são rápidos, a trava é permitida tais que os dados não podem fluir livremente e devem ser bloqueados pela informação do pulso de disparo.
