A circuit and method reduces the number of nodes that must be forced during
a standby mode when using clocked latches. The circuit and method can be
used for half-cycle latches and full cycle latches in conjunction with
alternate power-gated circuitry, even when many stages are cascaded in a
pipeline structure. The data state on a single forcing node can be passed
through one or more cascaded latch stages as well as through additional
circuitry. By forcing latch transmission gates to be conductive during
standby mode, multiple stages can be set to a specific state, as
determined by an earlier stage being set by a forcing transistor. A clock
generation. circuit and method is also provided for controlling
transmission gates within the latches.
Un circuito y un método reduce el número de los nodos que deben ser forzados durante un modo espera al usar los cierres registrados. El circuito y el método se pueden utilizar para los cierres del mitad-ciclo y los cierres llenos del ciclo conjuntamente con el trazado de circuito energi'a-bloqueado alterno, incluso cuando muchas etapas se conectan en cascada en una estructura de la tubería. El estado de los datos en un solo nodo que fuerza se puede pasar a través de unas o más etapas conectadas en cascada del cierre así como el trazado de circuito adicional directo. Forzando las puertas de la transmisión del cierre para ser conductoras durante modo espera, las etapas múltiples se pueden fijar a un estado específico, según lo determinado por un primero tiempo que es fijado por un transistor que fuerza. Un circuito y un método de la generación de reloj también se proporciona para controlar las puertas de la transmisión dentro de los cierres.
