A method for reducing total code size in a processor having an exposed
pipeline may include the steps of determining a latency between a load
instruction, and a using instruction and inserting a NOP field into the
defining or using instruction. When inserted into the load instruction,
the NOP field defines the following latency following the load
instruction. When inserted into the using instruction, the NOP field
defines the latency preceding the using instruction. In addition, a method
for reducing total code size during branching may include the steps of
determining a latency following a branch instruction for initiating a
branch from a first point to a second point in an instruction stream, and
inserting a NOP field into the branch instruction. Further, a method
according to this invention may include the steps of locating delayed
effect instructions followed by NOPs, such as load or branch instructions,
within a code; deleting the NOPs from the code; and inserting a NOP field
into the delayed effect instructions. Apparatus according to this
invention may include a processor including a code containing a delayed
effect instruction, wherein the delayed effect instruction includes a NOP
field.
Une méthode pour réduire le nombre d'instructions total dans un processeur ayant une canalisation exposée peut inclure les étapes de déterminer une latence entre une instruction de charge, et une instruction employante et insérer un champ de NOP dans l'instruction définissante ou employante. Une fois inséré dans l'instruction de charge, le champ de NOP définit la latence suivante après l'instruction de charge. Une fois inséré dans l'instruction employante, le champ de NOP définit la latence précédant l'instruction employante. En outre, une méthode pour réduire le nombre d'instructions total pendant s'embrancher peut inclure les étapes de déterminer une latence après une instruction de branchement pour lancer une branche d'un premier point à un deuxième point dans un jet d'instruction, et insérer un champ de NOP dans l'instruction de branchement. De plus, une méthode selon cette invention peut inclure les étapes de localiser des instructions retardées d'effet suivies de NOPs, tel que des instructions de charge ou de branchement, dans un code ; supprimer le NOPs du code ; et insérant un champ de NOP dans les instructions retardées d'effet. L'appareil selon cette invention peut inclure un processeur comprenant un code contenant une instruction retardée d'effet, où l'instruction retardée d'effet inclut un champ de NOP.
