A technology for a semiconductor integrated circuitry allows each of the
DRAM memory cells to be divided finely so as to be more highly integrated
and operate faster. In a method of manufacturing such a semiconductor
integrated circuit, at first, gate electrodes 7 are formed via a gate
insulating film 6 on the main surface of a semiconductor substrate 1, and
on side surfaces of each of the gate electrodes there is formed a first
side wall spacer 14 composed of silicon nitride and a second side wall
spacer 15 composed of silicon oxide. Then, in the selecting MISFET Qs in
the DRAM memory cell area there are opened connecting holes 19 and 21 in a
self-matching manner with respect to the first side wall spacers 14 and
connecting portion is formed connecting a conductor 20 to a bit line BL.
In addition, in the N channel MISFETs Qn1 and Qn2, and in the P channel
MISFET Qp1 in areas other than the DRAM memory cell area, high density
N-type semiconductor areas 16 and 16b are formed, as well as a high
density P-type semiconductor area 17 is formed in a self-matching manner
with respect to the second side wall spacers 15.
Una tecnologia per i circuiti integrati semiconduttore permette che ciascuna delle cellule di memoria di DRAM sia divisa con precisione in modo da altamente essere integrata e che funziona più velocemente. In un metodo di produzione deun tal circuito integrato a semiconduttore, inizialmente, gli elettrodi di cancello 7 sono formati via una pellicola isolante 6 del cancello sulla superficie principale di un substrato 1 a semiconduttore e sulle superfici laterali di ciascuno degli elettrodi di cancello è formato un primo distanziatore 14 della parete laterale composto di nitruro di silicio e un secondo distanziatore 15 della parete laterale composto di ossido del silicone. Allora, nel MISFET di selezione Qs nella zona delle cellule di memoria di DRAM ci sono fori di collegamento aperti 19 e 21 in un modo auto-abbinante riguardo ai primi distanziatori 14 della parete laterale ed alla parte di collegamento sono formati che collegano un conduttore 20 ad una linea BL della punta. In più, nella scanalatura MISFETs Qn1 e Qn2 di N e nella scanalatura MISFET Qp1 di P nelle zone tranne la zona delle cellule di memoria di DRAM, il N-tipo ad alta densità le zone 16 a semiconduttore ed il 16b sono formati, come pure un P-tipo ad alta densità la zona 17 a semiconduttore è formato in un modo auto-abbinante riguardo ai secondi distanziatori 15 della parete laterale.
