Net segment analyzer for chip CAD layout

   
   

A method of displaying a net in a CAD layout for an integrated circuit chip includes steps for receiving a netlist of an integrated circuit design, displaying a CAD layout of the netlist, selecting a net segment in the CAD layout, and displaying a physical characteristics list of information items representative of physical characteristics of the net segment.

Een methode om een net in een CAD lay-out voor een spaander van geïntegreerde schakelingen te tonen omvat stappen voor het ontvangen van een netlist van een ontwerp van geïntegreerde schakelingen, het tonen van een CAD lay-out van netlist, het selecteren van een netto segment in de CAD lay-out, en het tonen van een fysieke kenmerkenlijst van informatiepunten representatief voor fysieke kenmerken van het netto segment.

 
Web www.patentalert.com

< Functional verification of logic and memory circuits with multiple asynchronous domains

< Method and apparatus for PCB array with compensated signal propagation

> Modular design method and system for programmable logic devices

> Application-specific testing methods for programmable logic devices

~ 00143