The invention includes a field effect transistor (FET) on an insulator
layer, and integrated circuit (IC) on SOI chip including the FETs and a
method of forming the IC. The FETs include a thin channel with raised
source/drain (RSD) regions at each end on an insulator layer, e.g., on an
ultra-thin silicon on insulator (SOI) chip. Isolation trenches at each end
of the FETs, i.e., at the end of the RSD regions, isolate and define FET
islands. Insulating sidewalls at each RSD region sandwich the FET gate
between the RSD regions. The gate dielectric may be a high K dielectric.
Salicide on the RSD regions and, optionally, on the gates reduce device
resistances.
Die Erfindung schließt einen auffangeneffekttransistor (FET) auf einer Isolierung Schicht und integrierte Schaltung (IS) auf SOI Span einschließlich die FETs und eine Methode der Formung der IS ein. Die FETs schließen eine dünne Führung mit angehobenen source/drain (RSD) Regionen an jedem Ende auf einer Isolierung Schicht z.B. auf einem ultradünnen Silikon auf Isolierung (SOI) Span ein. Lokalisierung Gräben an jedem Ende der FETs d.h. am Ende der RSD Regionen, Isolat und definieren FET Inseln. Isolierende Seitenwände an jeder RSD Region sandwich das FET Gatter zwischen den RSD Regionen. Der Gatternichtleiter kann ein hoher K Nichtleiter sein. Salicide auf den RSD Regionen und beliebig auf den Gattern verringern Vorrichtung Widerstände.
