A method and testing circuit are provided for tracking transistor stress
degradation. A first array of P-channel field effect transistors (PFETs)
is connected in parallel. The first array of PFETs is stressed by applying
a low gate input and a high source and a high drain to the PFETs during a
stress period. The first array of PFETs is tested by operating the PFETs
in a saturated region during a test period. A reference array of PFETs is
not stressed during the stress period. The reference array of PFETs is
activated for testing to compare a saturated drain current performance
with the first array of PFETs during the test period.
Une méthode et un circuit d'essai sont donnés pour la dégradation de cheminement d'effort de transistor. Une première rangée de transistors à effet de champ de P-canal (PFETs) est reliée en parallèle. La première rangée de PFETs est soulignée en appliquant une basse entrée de porte et une source élevée et un haut drain au PFETs pendant une période d'effort. La première rangée de PFETs est examinée en actionnant le PFETs dans une région saturée pendant une période d'essai. Une rangée de référence de PFETs n'est pas soulignée pendant la période d'effort. La rangée de référence de PFETs est activée pour qu'examiner compare une exécution courante saturée de drain à la première rangée de PFETs pendant la période d'essai.
