A nonvolatile ferroelectric memory device and a method for operating a main
bitline load controller thereof are provided, which improve a sensing
voltage margin of a main bitline. The main bitline sensing voltage margin
depends on the location of the main bitline load controller. In a first
method of arranging the main bitline load controller, the main bitline
load controller includes one end connected with the main bitline and the
other end connected with a high level line, and is respectively arranged
in lower and upper areas of sub cell array blocks. In a second method, the
main bitline load controller is additionally arranged in an intermediate
area of the sub cell array blocks in addition to the lower and upper
areas. In a third method thereof, a number of main bitline load
controllers are additionally arranged in intermediate areas of the sub
cell array blocks so that at least two sub cell array blocks are arranged
between the respective main bitline load controllers.
Ein permanentes ferroelectric größtintegriertes Speicherbauelement und eine Methode für das Laufen lassen eines Hauptbitline Wirklastreglers davon werden zur Verfügung gestellt, die einen abfragenspannung Seitenrand eines Hauptbitline verbessern. Das Hauptbitline, das Spannung Seitenrand abfragt, hängt von der Position des Hauptbitline Wirklastreglers ab. In einer ersten Methode des Ordnens des Hauptbitline Wirklastreglers, schließt der Hauptbitline Wirklastregler ein Ende ein, das mit dem Hauptbitline angeschlossen werden und das andere Ende, das mit einer Linie des hohen Niveaus angeschlossen wird und wird beziehungsweise in den untereren und oberen Bereichen der Vorzellenträgerblöcke geordnet. In einer zweiten Methode wird der Hauptbitline Wirklastregler zusätzlich in einem Zwischenbereich der Vorzellenträgerblöcke zusätzlich zu den untereren und oberen Bereichen geordnet. In einer dritten Methode davon, werden eine Anzahl von Hauptbitline Wirklastreglern zusätzlich in den Zwischenbereichen der Vorzellenträgerblöcke geordnet, damit mindestens zwei Vorzellenträgerblöcke zwischen den jeweiligen Hauptbitline Wirklastreglern geordnet werden.
