In a semiconductor memory device which is intended to have a smaller sense
amplifier forming area to match with small-sized bit lines, first bit
lines BL (e.g., BL2a) are formed on a first layer, and lines M2 (e.g.,
M2a) are formed on a second layer and connected to the first bit lines in
a first connecting area located between a first memory cell area and a
sense amplifier area. Second bit lines BL (e.g., BL1c) are formed on the
first layer, and lines M2 (e.g., M2c) are formed on the second layer and
connected to the second bit lines in a second connecting area located
between a second memory cell area and the sense amplifier area. As a
result, the lines M2 on the second layer can have a smaller line interval.
Dans un dispositif de mémoire à semiconducteurs qui est prévu pour avoir un plus petit amplificateur de sens former le secteur pour s'assortir avec les lignes de petite taille de peu, le premier peu raye BL (par exemple, BL2a) est formé sur une première couche, et raye m2 (par exemple, M2a) est formé sur une deuxième couche et relié aux premières lignes de peu dans un premier secteur se reliant situé entre un premier secteur de cellules de mémoire et un secteur d'amplificateur de sens. Les deuxièmes lignes BL (par exemple, BL1c) de peu sont formées sur la première couche, et rayent m2 (par exemple, M2c) sont formées sur la deuxième couche et reliées aux deuxièmes lignes de peu dans un deuxième secteur se reliant situé entre un deuxième secteur de cellules de mémoire et le secteur d'amplificateur de sens. En conséquence, les lignes m2 sur la deuxième couche peuvent avoir une plus petite ligne intervalle.
