A capping layer of an insulator such as silicon oxynitride is formed over
horizontally closely spaced apart metal lines on an oxide layer of an
integrated circuit structure formed on a semiconductor substrate. Low k
silicon oxide dielectric material which exhibits void-free deposition
properties in high aspect ratio regions between the closely spaced apart
metal lines is then deposited over and between the metal lines and over
the silicon oxynitride caps on the metal lines. After the formation of
such void-free low k silicon oxide dielectric material between the closely
spaced apart metal lines and the silicon oxynitride caps thereon, the
structure is planarized to bring the level of the low k silicon oxide
dielectric material down to the level of the tops of the silicon
oxynitride caps on the metal lines. A further layer of standard k silicon
oxide dielectric material is then formed over the planarized void-free low
k silicon oxide dielectric layer and the silicon oxynitride caps. Vias are
then formed through the standard k silicon oxide dielectric layer and the
silicon oxynitride caps down to the metal lines. Since the vias are not
formed through the low k silicon oxide dielectric material, formation of
the vias does not contribute to poisoning of the vias. However, the
presence of the low k silicon oxide dielectric material between the
horizontally closely spaced apart metal lines reduces the horizontal
capacitance between such metal lines.
Eine mit einer Kappe bedeckende Schicht einer Isolierung wie Silikon oxynitride ist gebildete getrennt raumlinien des Überschusses horizontal nah Metallauf einer Oxidschicht einer Schaltungstruktur, die auf einem Halbleitersubstrat gebildet wird. Dielektrisches Material des niedrigen k Silikon-Oxids, das leer-freie Absetzungeigenschaften in den hohen Längenverhältnisregionen zwischen den nah Raumgetrenntmetalllinien ausstellt, wird dann über und zwischen den Metalllinien und dem Überschuß niedergelegt, die das Silikon oxynitride auf dem Metall zeichnet mit einer Kappe bedeckt. Nachdem die Anordnung solchen dielektrischen Materials des leer-freien niedrigen k Silikon-Oxids zwischen dem nah Raumgetrenntmetall und die Silikon oxynitride Kappen darauf zeichnet, ist die Struktur planarized, um das Niveau des dielektrischen Materials des niedrigen k Silikon-Oxids zum Niveau der Oberseiten der Silikon oxynitride Kappen auf den Metalllinien zu senken. Eine weitere Schicht des Standardk Silikonoxids, das dielektrisches Material dann der gebildete Überschuß ist, planarized dielektrische Schicht des leer-freien niedrigen k Silikon-Oxids und die Silikon oxynitride Kappen. Vias werden dann durch die dielektrische Schicht des Standardk Silikon-Oxids und die Silikon oxynitride Kappen unten zu den Metalllinien gebildet. Da die vias nicht durch das dielektrische Material des niedrigen k Silikon-Oxids gebildet werden, trägt Anordnung der vias nicht zur Vergiftung der vias bei. Jedoch verringert das Vorhandensein des dielektrischen Materials des niedrigen k Silikon-Oxids zwischen den horizontal nah Raumgetrenntmetalllinien die horizontale Kapazitanz zwischen solchen Metalllinien.
