Multiple oxide thicknesses for merged memory and logic applications

   
   

Structures are provided for multiple oxide thicknesses on a single silicon wafer. In particular, structures are provided for multiple gate oxide thicknesses on a single chip. The chip can include circuitry including but not limited to the memory and logic technologies. These structures for multiple oxide thickness on a single silicon wafer can be used in conjunction with existing fabrication and processing techniques with minimal or no added complexity. One structure includes a top layer of SiO.sub.2 on a top surface of a silicon wafer and a trench layer of SiO.sub.2 on a trench wall of the silicon wafer. The trench wall of the silicon wafer has a different order plane-orientation than the top surface. The thickness of the top layer is different from a thickness of the trench layer.

Strukturen werden für mehrfache Oxidstärken auf einer einzelnen Silikonoblate zur Verfügung gestellt. Insbesondere werden Strukturen für mehrfache Gatteroxidstärken auf einem einzelnen Span zur Verfügung gestellt. Der Span kann den Schaltkreis mit einschließen, der einschließt, aber nicht auf die Gedächtnis- und Logiktechnologien begrenzt. Diese Strukturen für mehrfache Oxidstärke auf einer einzelnen Silikonoblate können in Verbindung mit vorhandener Herstellung und Verfahrenstechniken mit minimaler oder keiner addierter Kompliziertheit benutzt werden. Eine Struktur schließt eine obere Schicht SiO.sub.2 auf einer Oberfläche einer Silikonoblate und eine Grabenschicht SiO.sub.2 auf einer Grabenwand der Silikonoblate ein. Die Grabenwand der Silikonoblate hat eine andere Auftrag Fläche-Lagebestimmung als die Oberfläche. Die Stärke der oberen Schicht ist zu einer Stärke der Grabenschicht unterschiedlich.

 
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< EMI and noise shielding for multi-metal layer high frequency integrated circuit processes

< RF passive circuit and RF amplifier with via-holes

> RuSixOy-containing adhesion layers and process for fabricating the same

> Semiconductor device having amorphous barrier layer for copper metallurgy

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