A memory device comprising a plurality of bit lines and a plurality of word lines forming a cross-point array. A memory cell is located at each of the cross-points in the array. A bit decoder and word decoder are coupled to the bit lines and word lines, respectively. A first series of switch circuits are coupled to and located along the adjacent bit lines resulting in the array being divided into segments along the adjacent bit lines such that a shortened programming current path is provided which results in decreased resistance across the device.

Un dispositivo de memoria que abarca una pluralidad de líneas del pedacito y una pluralidad de palabra alinea la formación de un arsenal del cruce. Una célula de memoria está situada en cada uno de los cruces en el arsenal. Un decodificador del pedacito y el decodificador de la palabra se juntan a las líneas del pedacito y a las líneas de la palabra, respectivamente. Una primera serie de circuitos del interruptor se junta a y localizado a lo largo de las líneas adyacentes del pedacito dando por resultado el arsenal que es dividido en segmentos a lo largo del pedacito adyacente alinea tales que una trayectoria actual de programación acortada está proporcionada que da lugar a resistencia disminuida a través del dispositivo.