A memory circuit which is adapted to identify memory cells within a first
time interval for a write operation of the circuit and identify the memory
cells within a second time interval for a read operation of the circuit is
provided. In some cases, the memory circuit may include an address path
which includes a different circuit path for the read operations than for
the write operations of the circuit. In addition, the memory circuit may
include a means for intentionally delaying the identification of the
memory cells for the write operation of the circuit. In some cases, the
memory circuit may further include a means for intentionally delaying the
identification of memory cells for the read operation of the circuit.
Alternatively, the memory circuit may be absent a means for intentionally
delaying the identification of memory cells for the read operation of the
circuit.
Цепь памяти приспособлена для того чтобы определить ячейкы памяти в пределах интервала первого раза для деятельности писания цепи и определить ячейкы памяти в пределах интервала второго времени для прочитанной деятельности цепи обеспечена. In some cases, цепь памяти может включить курс адреса который вклюает по-разному курс цепи для прочитанных деятельностей чем для деятельностей писания цепи. In addition, цепь памяти может включить середины для преднамеренно delaying идентификация ячейкы памяти для деятельности писания цепи. In some cases, цепь памяти может более далее включить середины для преднамеренно delaying идентификация ячейкы памяти для прочитанной деятельности цепи. Друг, цепь памяти может быть отсутствующее середины для преднамеренно delaying идентификация ячейкы памяти для прочитанной деятельности цепи.
